Active-HDL Zintegrowane środowisko do projektowania i weryfikacji cyfrowych układów

Pakiet Active-HDL stanowi zintegrowane, graficzne środowisko wspomagające proces projektowania cyfrowych układów scalonych z wykorzystaniem języków VHDL, Verilog, SystemVerilog oraz C/C++. Po raz pierwszy zaprezentowany został w 1997 roku. Od tamtej pory z naszego oprogramowania korzysta ponad 10000 użytkowników na całym świecie. Rosnącą popularność Active-HDL zawdzięcza swojej wysokiej wydajności i łatwości obsługi. Firma Aldec dedykuje pakiet Active-HDL wszystkim inżynierom i zespołom projektantów dla których priorytetem jest wydajność i funkcjonalność.

Riviera-PRO Środowisko przeznaczone do weryfikacji układów ASIC oraz FPGA

Riviera-PRO jest środowiskiem zaprojektowanym do weryfikacji bardzo dużych projektów. Produkt ten od początku był tworzony z myślą o najbardziej złożonych zastosowaniach. Riviera-PRO umożliwia pracę w 64 bitowym środowisku, z wykorzystaniem dziesiątek gigabajtów pamięci oraz milionami sygnałów. Riviera-PRO jest produktem multiplatformowym (Windows, Linux, Linux 64) bazującym na symulatorze języków Verilog i VHDL oraz wspierającym nowe standardy takie jak: SystemVerilog, SystemC i Asercje. Pakiet przeznaczony jest dla najbardziej wymagających klientów, realizujących bardzo duże projekty.

Server Farm Manager

Interfejs Server Farm Managera firmy Aldec dostępny jest przez przeględarke internetową. Server Farm Manager w automatyczny sposób planuje i wykonuje testy, zapisuje rezultaty symulacji, a także generuje raporty z dziesiątek tysięcy równlolegle wykonywanych symulacji. Proces weryfikacji optymalizowany jest poprzez maksymalizacje wykorzystania zasobów, automatyczne porównywanie wyników z referencjami. Dostęp do nieudanych testów i raportów prezentujących postęp weryfikacji możliwy jest za pomocą Intranetu. SFM zapewnia optymalne wykorzystanie posiadanych przez firmę licencji i mocy obliczeniowej, zarówno dedykowanych serwerów 32 i 64 bitowych oraz stacji roboczych.

top